Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом. Теоретична частина Одним із світових лідерів в розробці систем автоматизованого проектування (САПР) для створення програмованих логічних інтегральних схем на базі мов описання апаратного забезпечення є корпорація Aldec Inc. Структура Active-HDL базується на стандартному GUI-інтерфейсі. Загальний вигляд екрана при роботі з САПР Active-HDL:
Головними частинами Active-HDL є: Design Browse вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту:- файли опису пристрою,- використані в проекті бібліотеки,- допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли,- структуру проекту,- сигнали та змінні, декларовані в проекті. HDL Editor редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки. Console вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands). Waveform Editor редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм. Language Assistant компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони. Перелік об'єктів проекту Modulator та їх інтерфейси. 1) SineGenerator entity SineGenerator is port ( CLK: in bit; SinEnable: in bit; SinFreq: integer; SIN1: out real :=0.0 ); end SineGenerator; 2)CosineGenerator entity CosineGenerator is port ( CLK: in bit; CosEnable: in bit; CosFreq: in integer; COS1: out real :=0.0 ); end CosineGenerator; 3)SawGenerator entity SawGenerator is port ( CLK: in bit; SawEnable: in bit; SawFreq: integer; SAW1: out real :=0.0 ); end SawGenerator; 4)Multiplier entity Multiplier is port ( clk: in bit; IN1: in real; IN2: in real; IN3: in real; OUT1: out real :=0.0 ); end Multiplier; Проекти, сформованi в результаті роботи Об'єкт, створений вручну entity RS is port( R : in STD_LOGIC; S : in STD_LOGIC; Q : out STD_LOGIC; NQ : out STD_LOGIC ); end RS; architecture RS of RS is begin end RS; Згенерований автоматично об'єкт library IEEE; use IEEE.STD_LOGIC_1164.all; entity RS is port( R : in STD_LOGIC; S : in STD_LOGIC; Q : out STD_LOGIC; NQ : out STD_LOGIC ); end RS; --}} End of automatically maintained section architecture RS of RS is begin -- enter your statements here -- end RS; library IEEE; use IEEE.STD_LOGIC_1164.all; Лічильник entity Counter is port( CLK : in STD_LOGIC; RST : in STD_LOGIC; Q : out STD_LOGIC_VECTOR(3 downto 0) ); end Counter; --}} End of automatically maintained section architecture Counter of Counter is begin -- enter your statements here -- end Counter. Висновок:Пiд час виконання даної лабораторної я ознайомилась з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчила структуру VHDL-проекту, навчилася працювати з засобами управління проектом.